zhangdu 发表于 2015-5-20 10:25

问个DSD时序的事情，别笑

恩，网上找不到对应的资料，或者我度娘用的不够纯熟吧！！

目前我只知道DSD有三根线左声道，右声道和时钟，那么和IIS相比，是不是也需要一个MCLK这样用来同步前后端的时钟？

因为看了XMOS的好几个版本的图纸，都是固定输出两种MCLK的，一个22.5792，一个24.576，用在IIS 模式很好理解，DSD就不太清楚了

xxx198400 发表于 2015-5-20 10:38

I2S 的

不太明白你说！ 是DSD 编码 还是什么？ 我可以用谷歌帮你查下！
Direct Stream Digital（DSD）是一项属于Sony和飞利浦的专利，利用脉冲密度调变（pulse-density modulation）编码
你是想知道 DSD 的传输协议？

questioned 发表于 2015-5-20 11:05

参考一下各大dac的ds呗，看看dsd模式下芯片的mclk那个时钟怎么使能的

xxx198400 发表于 2015-5-20 11:46

不知道这个图是否对你有帮助！

zhangdu 发表于 2015-5-20 13:18

感谢楼上两位首先！！

@198400，你给的时序图，看起来都是IIS的，我就是需要一个这样的DSD的时序图；

@questioned，TI家的DAC芯片我看过了，DSD这部分，就三根线，左声道数据，右声道数据，还有一个CLK，应该是对应的bit的时钟，但是没有说MCLK的事情，IIS这块也是一样的，LRCK，BCLK，DATA，也没有说MCLK的事情很，所以，没有办法确定DSD是否需要MCLK

zhangdu 发表于 2015-5-20 13:19

然后，我猜想一下，估计MCLK并不是必须的，就像IIS这样，协议本身就三根线，这个MCLK只是用来同步前后设备的，有些芯片需要，有些芯片不需要；
这里IIS和DSD应该是一样的，不知道我猜想的对不对

questioned 发表于 2015-5-20 14:55

我记得啊，不确切，ak4495和ak4490的ds上面是有的，你去查查呗

zhangdu 发表于 2015-5-20 17:20

引用第6楼questioned于2015-05-20 14:55发表的 :
我记得啊，不确切，ak4495和ak4490的ds上面是有的，你去查查呗

看到了，是要有MCLK的

zhangdu 发表于 2015-5-20 17:20

引用第6楼questioned于2015-05-20 14:55发表的 :
我记得啊，不确切，ak4495和ak4490的ds上面是有的，你去查查呗

看到了，是要有MCLK的

xxx198400 发表于 2015-5-21 00:34

引用第4楼zhangdu于2015-05-20 13:18发表的 :
感谢楼上两位首先！！

@198400，你给的时序图，看起来都是IIS的，我就是需要一个这样的DSD的时序图；

@questioned，TI家的DAC芯片我看过了，DSD这部分，就三根线，左声道数据，右声道数据，还有一个CLK，应该是对应的bit的时钟，但是没有说MCLK的事情，IIS这块也是一样的，LRCK，BCLK，DATA，也没有说MCLK的事情很，所以，没有办法确定DSD是否需要MCLK
.......

下面2个图示DSD 的！ 是我从 9018 的 SPC上解图下来的！ 看SPC，DSD 和 PCM 都是并口传入的，需要一个时钟！

garysmith007 发表于 2015-5-21 11:20

DSD用的是22.5792

zhangdu 发表于 2015-5-21 13:53

引用第10楼garysmith007于2015-05-21 11:20发表的 :
DSD用的是22.5792


也不绝对，这要看芯片的是需要求

22.5792，是对应于 512fs的需求，还有768fs，以及其他的时序需求

garysmith007 发表于 2015-5-21 16:18

引用第11楼zhangdu于2015-05-21 13:53发表的 :



也不绝对，这要看芯片的是需要求

.......

DSD64 2.8224Mhz八倍，DSD128 5.6448Mhz四倍，DSD256 11.2896Mhz二倍，DSD512 22.5792Mhz一倍


24.576Mhz那个晶振是针对PCM 48Khz采样率

不知道你在说什么

garysmith007 发表于 2015-5-21 16:19

引用第11楼zhangdu于2015-05-21 13:53发表的 :



也不绝对，这要看芯片的是需要求

.......


22.5792Mhz 这枚晶振是DSD和PCM里面的44.1K共用的 24.576是PCM48K用的 懂了么？

zhangdu 发表于 2015-5-21 16:22

引用第13楼garysmith007于2015-05-21 16:19发表的 :



22.5792Mhz 这枚晶振是DSD和PCM里面的44.1K共用的 24.576是PCM48K用的 懂了么？

我是到你在说什么，但是你不知道我在说什么！！

xmlhifi 发表于 2015-5-21 18:45

不管那么多，我只用一颗27MHz晶片。

questioned 发表于 2015-5-21 23:50

引用第15楼xmlhifi于2015-05-21 18:45发表的 :
不管那么多，我只用一颗27MHz晶片。


然而我并不用asrc

arron2004 发表于 2016-10-24 22:33

偶然发现这个帖子，我说下mclk的作用
mclk不是iis定义的信号；mclk的作用主要是dsp使用。为了提高音频质量和简化系统设计，现代dac芯片都集成了算法部分，包括但不限于filter和src，这些处理，如果用bclk来驱动，就会要求dsp在32时钟周期内完成全部运算；在同样运算量的前提下，可供使用的cycle数越少，意味着需要的并行资源越多；而资源等于成本。所以，一个简单的做法就是提高dsp时钟频率，这样，就有了mclk的需求。那么，是不是意味着关闭dac芯片的dsp，就可以不要mclk了呢，这要看芯片架构；mclk一般来说是比较高质量的clk，既然已经有这个输入了，白用白不用，所以绝大多数dac芯片设计的时候，会用mclk把数据打给数模转换模块，so，正常情况下，即使关闭dsp，mclk也是必不可少的。

cruelfox 发表于 2016-10-25 12:30

Sigma-Delta结构的ADC、DAC内部的调制器工作在远高于采样频率的频率上，用IIS的BCLK频率不够高，所以再要一个更快的MCLK.比如某DAC，IIS输入44.1kHz的FS, BCLK=64*FS=2.8224MHz，但DAC要先用8x插值运算，得到352.8kHz FS的PCM，再经过16x超取样Sigma-Delta调制，调制器工作频率为128*44.1k=5.6448MHz，也就是相对输入音频128倍超采样；但系统设计要求MCLK是这个频率的2, 3, 4倍，也就是11.2869MHz或16.9344MHz或22.5792MHz. 毕竟时钟频率高可以分频用，低了就麻烦了（比如不用提供MCLK，片内用PLL来产生BCLK的倍频，PCM5102就这么做的）
DSD信号因为本身就是1-bit Sigma-Delta调制码，原则上用DCLK就可以了，不需要MCLK. 不过兼容IIS的DAC内部可能先转换成PCM，再按常规方式处理，于是还需要MCLK，这取决于设计。
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